ic是什么意思ic的含义最终，很多IC芯片都会在整片晶圆上完成。接下来，只需将完成的方形IC芯片切出来，送到封装厂进行封装即可。至于包装厂，是什么呢？我稍后会解释。什么是纳米技术？三星与台积电在先进半导体制造领域竞争激烈，双方都想要对方
最后，许多IC芯片将在整片晶圆上完成。接下来，只需将完成的方形IC芯片切出来，送到封装厂进行封装即可。至于什么是包装厂？我稍后会解释。
什么是纳米技术？
三星与台积电在先进半导体制造工艺上展开激烈争夺。双方都想抓住晶圆代工的机会，赢得订单。几乎变成了14纳米和16纳米之间的争夺战。然而，14纳米和16纳米这两个数字到底意味着什么，又指的是哪一部分呢？而制造工艺缩小后，未来会带来哪些好处和问题？下面我们就纳米制造过程进行简要说明。
纳米有多小？
在开始之前，我们需要了解纳米的确切含义。从数学上讲，一纳米等于0.000000001 米，但这是一个非常糟糕的例子。毕竟我们只看到小数点后面有很多零，但实际上我们感受不到。如果与指甲厚度相比，可能会更明显。
如果你实际用尺子测量的话，可以知道指甲的厚度约为0.0001米（0.1毫米）。也就是说，尝试将指甲的侧面剪成10万条线。每条线大约相当于1 纳米。从你可以很容易想象1纳米是多么微小。
了解了纳米有多小之后，我们还必须了解缩小工艺的目的。晶体管微缩的主要目的是为了将更多的晶体管塞进更小的芯片中，这样芯片就不会因为技术的改进而变得更小。大的；其次，可以提高处理器的计算效率；第三，减小尺寸还可以降低功耗；最后，芯片尺寸缩小后，将更容易插入移动设备，满足未来轻薄化的需求。
让我们回过头来探讨一下什么是纳米工艺。以14nm为例，该工艺意味着在芯片中，最小的线径可以是14nm。下图以传统晶体管的外观为例。缩小晶体管的主要目的是降低功耗，但是需要缩小哪些部分才能实现这一目标呢？左下图中的L就是我们要缩小的部分。通过减小栅极长度，电流可以从Drain端到Source端走更短的路径（如果有兴趣，可以用Google搜索MOSFET，会有更详细的解释）。
尺寸减小有其物理限制
然而，过程不能无限制地减少。当我们将晶体管缩小到20纳米左右时，就会遇到量子物理中的问题，导致晶体管漏电流，这就抵消了减小L时所获得的好处。作为改进方法，引入了FinFET（Tri-Gate）的概念，如右上图所示。在英特尔之前的解释中可以知道，通过引入这项技术，可以减少物理现象造成的漏电。
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最后，为什么有人说各大厂商进入10nm工艺将面临严峻的挑战。主要原因是原子的尺寸约为0.1nm。在10nm的情况下，一条线上的原子数量少于100个。生产难度相当大，而且只要在生产过程中出现原子缺陷，如原子脱落或有杂质，就会出现未知现象，影响产品的良率。
如果你无法想象其中的难度，可以做一个小实验。将100颗小珠子摆成1010的正方形，放在桌子上，剪一张纸盖住珠子，然后用小刷子刷掉旁边的珠子，最后形成一个105的长方形。这样就可以知道各大厂商面临的困难以及实现这一目标有多困难。
由于三星和台积电将在不久的将来完成14nm和16nm FinFET的量产，双方都想争夺苹果下一代iPhone芯片代工权。我们将看到相当激烈的商业竞争，同时，我们也将获得更多的节能。轻薄手机，得益于摩尔定律带来的好处。
告诉你什么是封装
经过从设计到制造的漫长过程，我们终于得到了一块IC芯片。然而，芯片非常小且薄。如果不加以保护，很容易被划伤和损坏。此外，由于芯片尺寸很小，如果没有较大尺寸的外壳，很难手动将其放置在电路板上。因此，本文接下来将介绍封装。
目前常见的包有两种。一种是电动玩具中常见的黑色蜈蚣状DIP封装，另一种是购买盒装CPU时常见的BGA封装。至于其他封装方式，有早期CPU中使用的PGA（Pin Grid Array；引脚栅格阵列）或者是DIP的改进版本、QFP（Plastic Quad Flat Package）等。由于封装方式非常多，所以DIP和BGA下面介绍一下包装。
传统包装，经久不衰
首先要介绍的是双列直插式封装（Dual Inline Package；DIP）。从下图中可以看到，采用这种封装的IC芯片在双排连接器的脚下看起来会像一只黑色的蜈蚣，令人印象深刻。该封装方式是最早采用的IC封装技术。它的优点是成本低，适合不需要太多电线的小芯片。但由于大多采用塑料材质，散热效果较差，无法满足当前高速芯片的要求。因此，采用这种封装的芯片大多是寿命长的芯片，比如下图中的OP741，或者是对运行速度没有这样的要求、芯片更小、孔数更少的IC芯片。
至于球栅阵列(BGA) 封装，其封装比DIP 更小，可以轻松放入更小的器件中。另外，由于引脚位于芯片下方，因此相比DIP可以容纳更多的金属引脚
非常适合需要较多触点的芯片。但采用这种封装方式成本较高，连接方式也较复杂，因此多用于高单价产品。
移动设备的兴起将新技术推上舞台
然而，采用上述封装方式会消耗相当大的体积。当前的移动设备、可穿戴设备等，需要相当多种的组件。如果每个组件独立封装，组合起来会占用非常大的空间。因此，目前有两种方法可以满足减小尺寸的要求，即SoC（System On Chip）和SiP（System In Packet）。
当智能手机刚出现时，SoC这个词就可以在各大财经杂志上找到。然而，SoC到底是什么？简单来说，就是将不同功能的IC集成到一颗芯片上。通过这种方法，不仅可以减小尺寸，还可以缩短不同IC之间的距离，提高芯片的运算速度。至于制作方法，在IC设计阶段，将不同的IC组合在一起，然后通过前面介绍的设计流程制成光掩模。
然而，SoC不仅仅有优势。设计SoC 需要大量的技术合作。当IC芯片单独封装时，每个IC芯片都有自己的外部保护封装，IC之间的距离也比较长，因此相互干扰的机会较小。但当所有IC 都封装在一起时，噩梦就开始了。 IC设计厂需要从单纯设计IC转变为了解并集成各种功能，这会增加工程师的工作量。另外，你还会遇到很多情况，比如通讯芯片发出的高频信号可能会影响其他功能的IC。
此外，SoC还需要获得其他厂商的IP（知识产权）授权，才能将别人设计的组件放入SoC中。因为制作SoC需要获得整个IC的设计细节来制作完整的掩模，这也增加了SoC的设计成本。有些人可能会问为什么不自己设计一个呢？因为设计各种IC需要大量的IC相关知识，只有像苹果这样有钱的公司才有预算从知名公司挖走顶尖工程师来设计全新的IC。通过合作获得许可还是比自己做要好。研发更具成本效益。
妥协，SiP 出现
作为替代方案，SiP 已跃上集成芯片的舞台。与SoC不同的是，它从各个公司采购IC，并对这些IC进行最后一次封装。这消除了IP 许可步骤并显着降低了设计成本。另外，由于它们是独立的IC，因此彼此之间的干扰程度大大降低。
Apple Watch采用SiP技术，将整个计算机架构封装到单个芯片中，不仅满足了预期的性能，还缩小了尺寸，让手表有更多的空间容纳电池。
使用SiP 技术最著名的产品是Apple Watch。由于Watch内部空间太小，无法采用传统工艺，且SoC的设计成本太高，因此SiP成为首选。采用SiP技术，不仅可以减小尺寸，还可以缩短各个IC之间的距离，使其成为可行的折衷方案。下图是Apple Watch芯片的结构图。可以看到里面包含了相当多的IC。
封装完成后，就该进入测试阶段了。此阶段需要确认封装后的IC是否正常工作。无误后就可以运送到组装工厂，制作出我们看到的电子产品。
“简化芯片设计软件定义硬件”，无论我们承认与否，SDH都是集成电路发展的未来，尤其是在摩尔定律走到尽头的今天。 ARM+FPGA无法打破快速、可重构的牢笼。速度理论是正确的，成败有时关键点就是时间。是时候退出FPGA 的LUT 并寻找新鲜的东西了。深度学习不仅仅是AlphaGo的昙花一现。它可以在有限的芯片面积上实现无限的电路算法。动态可重构性是IC 设计的未来。
